能源高效的人工智能芯片 创始工程师 - FPGA、RTL 和 ASIC 架构师 $150K - $300K • 0.50% - 2.00% • 美国加利福尼亚州旧金山 职位类型 全职 角色 工程，硬件 经验 任何（应届毕业生可） 签证 将提供签证支持 技能 Python, Tcl, Verilog, Linux, FPGAs 直接与最佳YC融资初创公司的创始人联系。申请职位 › Elias Almqvist 首席执行官 关于这一角色 我们正在构建下一代芯片，以推动人工智能的发展。加入我们。在Zetta，我们正在构建下一个NVIDIA，以加速人工智能的发现。我们的XPU芯片是最先进的人工智能计算引擎，既多功能又高效，足以支持AGI，并最终实现ASI，而不需要庞大的电力基础设施。我们团队由对推动计算可能性边界有着非凡热情的工程师组成，现在我们正在寻找下一位技术成员！ 你已经准备好全力以赴，做出你生命中的工作 愿意在推动技术边界时变得坚韧不拔 一位热衷于跨越硬件-软件边界的技术高手 对计算和人工智能深感热情并着迷 渴望构建一些真正重要的东西 你的背景（重要内容加粗）： 电气工程、计算机工程或相关领域的背景 扎实的数字设计基础（VLSI、RTL、流水线、时钟/复位策略、延迟/吞吐量权衡、干净的微架构） RTL质量规程（lint, CDC/RDC, X-prop意识, assertions/SVA, 代码审查规范） 综合/约束专业知识（SDC约束、综合/PPA迭代、与物理设计的时序闭合） 熟练掌握前端工具链（VCS/Xcelium/Questa, Verilator, SpyGlass风格的linting, DC/Genus级综合） 构建/流程自动化和工具（Python, Tcl, Nix） 在架构、验证和物理设计之间协调，以达到PPA目标（面积/功耗/性能） 有设计AI加速器、GPU或高性能CPU的计算数据通路和内存子系统的经验（带宽/延迟驱动设计） 如果拥有以下条件将是巨大的优势： 高速接口/IP集成经验（PCIe, CXL, DDR/HBM, 乙太网, SerDes） DFT-aware RTL（适合扫描的编码模式、测试钩子、清晰的复位、明确的时钟门控策略） 编写/维护可重用IP的经验（参数化、干净的总线协议、良好结构化的接口） 1年以上（或同等）为ASIC或高性能FPGA原型设计可综合RTL（SystemVerilog/Verilog）的经验 HW/SW边界经验（驱动程序/固件启动、性能计数器、分析、构建系统） 系统编程经验（Linux内核模块、低级） 自学成才的多面手，拥有扎实的数学背景 对面对几乎不可能的技术挑战毫不畏惧的个人 机会 成为塑造革命性技术的首批员工之一 直接与我们在旧金山总部的非凡工程师创始团队合作 拥有将影响人工智能计算未来的关键决策 随着我们规模的扩大，成长为技术领导者 高度竞争的薪资 + 可观的股权 这是做你一生中工作的机会。构建一些将被铭记的事务的机会。对一个技术性的月球计划进行严谨的挑衅，这将对未来的100年到1000年产生实际影响。关于面试： 介绍性面试（20分钟） 深入技术面试（40-60分钟） 现场技术面试（在我们的SF总部）（全天） 完成 关于Zettascale 构建能源效率高的芯片（“XPUs”）以加速人工智能发现。我们的XPUs高度可编程，能够优化每个模型的数据流，使其比市场上的当前SOTA GPU更快、更节能。这为数据中心节省了数十亿美元的冷却和能源成本。