IBM在与指甲大小的面积上制造了一个大约有1000亿个晶体管的新原型芯片，其密度是该公司2021年发布的最先进技术的两倍。这一设计可能为未来数年更快、更节能的计算机铺平道路。五十多年来，芯片制造商能够通过遵循摩尔定律的关键原则制造出更强大的计算机：将更多晶体管压缩到芯片上。为此，他们不断将晶体管——执行计算的小开关——缩小到越来越小的尺寸。但是在过去的十五年中，晶体管到达了接近量子力学开始影响其功能的极限：只需几十纳米。它们无法再变得更小。因此，为了在芯片上容纳更多的晶体管，行业各地的工程师正考虑一种对城市规划师熟悉的做法：向上构建。周四，IBM宣布他们创造了一种使用这一策略的芯片。这种新架构，称为纳米堆叠，将晶体管在硅芯片上垂直堆叠为两层。IBM研究所的主任杰伊·甘贝塔在周二的新闻发布会上说：“这不仅仅是一个渐进的步骤，而是一次有意义的飞跃。”甘贝塔预计，十年内，纳米堆叠技术的芯片将在数据中心广泛应用，其提高的效率将帮助这些设施更好地管理能源消耗。技术分析公司TechInsights的副董事丹·哈奇森表示：“绝对是变革性的，这为未来十到十五年绘制了新的路线图。”与IBM以前的最先进架构相比，该公司报告称，使用这种新方法制造的芯片在相同时间内的工作量可以增加多达50%，并且能效可以提高70%。这一架构提供了一种通用的晶体管布局方式，IBM将与半导体制造商合作制造实际芯片。它预期芯片设计师将在许多不同类型的芯片中部署该设计，包括GPU和CPU。IBM全球半导体研发副总裁布辉明在宣布新设计的新闻发布会上表示：“我预计将与设计师进行许多讨论，关于他们如何使用这项技术。” 一层一层的蛋糕 工程师按层构建了IBM的新芯片，就像制作蛋糕一样。他们首先在一层硅上制造晶体管。然后，他们在这些设备上方放置一层硅，并直接在这层上制造另一层晶体管。最后，他们在两层晶体管之间创建电连接。这种将两种类型的晶体管垂直堆叠的方式被称为互补场效应晶体管或CFET，伊利诺伊大学厄本那-香槟分校的材料科学与工程教授秦超解释说，他并未参与该项工作。该公司并不是唯一一个追求这一通用方法的公司。最大的芯片制造商——英特尔、三星和台积电，以及比利时的竞争研究实验室Imec都在研究CFET。IBM表示，其设计的一个特点是第二层晶体管并不直接位于第一层晶体管的上方；相反，它们是错开排列的，这使得该公司的布线得以简化，当然，还有其他优点。秦超表示，像IBM的纳米堆叠架构中的CFET与制造双层芯片的另一种常见方法，如AMD的3D V-Cache和华为即将推出的逻辑折叠技术形成对比。在那些方法中，工程师在芯片的每一层上独立制造晶体管，然后将两者结合在一起。而IBM的新方法允许更精确的层对齐，这对于性能至关重要，因为晶体管非常微小。纳米堆叠建立在一种称为纳米片的技术基础上，自2022年以来已被用于制造当前最先进的晶体管。晶体管就像一根电子流动的软管，配有一个可以开启或关闭流量的阀门。在晶体管内部，电子通过一个称为通道的硅区域移动。在IBM的纳米堆叠方法中，通道由三片厚度为15个原子的纳米片组成，它们之间的间隔为9纳米。每一代芯片都有一个名称。IBM称其纳米堆叠技术为“亚纳米”或“0.7纳米”节点，遵循行业的长期惯例，每一代都是以更小的尺寸命名。但“0.7纳米”是一个营销术语，并不对应芯片的任何物理特征。秦超指出，晶体管之间的距离“在很长一段时间内保持在大约40纳米”。 展望未来，芯片制造商可以尝试通过构建更多层来增加晶体管密度，正如布在新闻发布会上所建议的。然而，他们将面临实际挑战。