跳过内容 在纳米宇宙之外，IBM的纳米堆叠晶体管可能提升芯片性能或能效。 研究人员手持IBM亚1nm节点芯片。图片来源：IBM IBM的新芯片架构能够在一个大小与人类指甲相仿的芯片上集成近1000亿个晶体管——几乎是该公司前一代芯片技术的两倍晶体管密度。结果是芯片计算性能和能效的显著提升，源自于IBM所描述的“世界首个亚1纳米芯片技术”，适用于人工智能数据中心。 “这不仅仅是一个渐进的步骤，而是一个有意义的飞跃，”IBM研究部主任兼IBM院士Jay Gambetta在一次预先的媒体简报中表示。 他描述新的芯片技术为“指向一个未来，计算变得显著更强大，而能耗并未相应增加。” “世界首个亚1纳米芯片技术”的含义值得深思，因为由于各种物理限制，可靠地制造小于1纳米的晶体管及其特征的功能性芯片是不切实际的。 实际上，IBM基本上在宣称其新的“纳米堆叠”架构可以提供理论芯片如果能制造出小于1纳米的物理特征时预期的计算性能提升。 具体而言，IBM描述其新的芯片技术是在0.7纳米节点上构建的，并将其命名为7埃节点，因为1纳米等于10埃。但请记住，这样的节点编号与IBM的芯片特征的实际物理尺寸没有关系。 在1970年代和1980年代开发的旧一代芯片的物理特征上，其尺寸与芯片技术的节点或工艺名称中的数字相匹配——例如在180纳米节点制造的芯片——但在过去几十年中，尤其是最新一代使用3纳米或2纳米工艺制造的芯片则不再如此。 为了解决现代芯片设计师面临的物理缩放限制，IBM的新纳米堆叠架构采用错落布局垂直堆叠晶体管，以在同一芯片空间中压缩更多晶体管。 纳米堆叠架构建立在公司之前开发的纳米片晶体管之上，为其于2021年推出的2纳米芯片节点铺平了道路。 IBM纳米堆叠架构的基本单元由两个堆叠并结合在一起的晶体管组成。 每个晶体管由厚度为5纳米的三层纳米片组成，相当于大约15排硅原子。 每层纳米片之间还保持约9纳米的间隔。 适应AI时代的性能提升 根据公司发布的技术报告预测，纳米堆叠架构相较于IBM之前的2纳米节点芯片，可能实现50%的计算性能提升或70%的能效提升。该公司在2025年于日本京都召开的IEEE VLSI技术与电路研讨会上介绍了其纳米堆叠晶体管架构。 IBM研究人员还展示了纳米堆叠架构如何在VLSI 2026研讨会上为静态随机存取存储器（SRAM）提供40%的缩放提升。 SRAM允许快速但能耗密集的读写操作，对于许多人工智能应用至关重要。 通过芯片SRAM位元单元的错落通道设计——由六个晶体管组成的存储单元——使得整体单元高度降低40%，并能够在同一芯片空间中压缩更多的SRAM。这对于寻求支持AI工作负载的芯片设计师来说无疑是个好消息，因为SRAM的缩放在最近几代芯片技术中急剧下降。 Gambetta解释说，举例来说，在3纳米芯片代和2纳米芯片代之间，SRAM的缩放仅提高了几个百分点。 “这个40%的成就最终会在需要更高带宽和高效率的AI工作流程中实现产业化，”Gambetta说。 亚1纳米节点的路线图 作为一家具备芯片技术研究的公司，IBM并不制造可能出现在AI数据中心或消费设备中的商业芯片。 相反，IBM与日本半导体公司Rapidus合作，将其基于纳米片架构的上一代2纳米节点芯片进行大规模制造，或与韩国的三星进行合作，商业化相关技术。 其他公司在没有任何直接合作的情况下，跟进了IBM的开创性工作。 例如，台湾的台积电独立开发了其自有的2纳米节点技术的纳米片晶体管。 “纳米片已成为下一代晶体管缩放的基础，”IBM半导体副总裁胡明步表示。