十多年来，原子级薄半导体作为超越传统硅的一种有前景的途径脱颖而出。这些材料可以薄至一个原子厚，同时仍提供令人印象深刻的电特性。原则上，它们可以使晶体管变得比今日设备更小、更快且更节能。然而，尽管研究人员发现越来越多的高性能二维半导体材料，仍然存在着一个顽固的工程问题。一个有效的晶体管需要一个被称为栅介质的极薄绝缘层。这个层位于半导体之上，帮助控制电子的运动。随着晶体管的缩小，使绝缘层更薄可以改善电气控制。问题在于，将这种层添加到原子级薄半导体中会干扰材料之间的微妙界面。这种干扰可能会散射电子，抹去工程师试图实现的一些性能提升。因此，多年来，研究人员面临着一个艰难的权衡。他们可以加强对晶体管栅极的控制，或者保护通过设备移动的电荷载体的流动性。与此同时同时实现这两者变得更加困难。 一种新的原子级薄晶体管策略 国立阳明交通大学（NYCU）的研究人员与台积电的研究合作，现已展示了一种新的方法，通过专注于界面本身来解决这一问题。这项发表在《自然电子学》上的工作表明，精确控制半导体与其绝缘层之间的原子边界可以使介质变得极薄，同时保持强大的电气性能。研究人员没有寻求完全不同的半导体，而是集中在两种材料相遇的狭窄区域，这一地区仅厚几原子。 "多年来，提高原子级薄晶体管的努力主要集中在寻找更好的半导体材料上，" 研究的通讯作者、NYCU的常文浩教授表示。 "我们的研究表明，材料之间的原子界面同样重要。通过工程化这一边界，我们能够减少限制二维晶体管多年的基本权衡。" 原子界面为何重要 现代芯片开发在很大程度上依赖于晶体管组件的缩小。其中最重要的一个是栅介质，它在电气上将栅极电极与晶体管通道分隔开。硅技术经过数十年的精炼，使制造商能够生产能够控制逐渐变小的器件的介电材料。然而，原子级薄半导体的行为有所不同。它们的表面不含悬挂键，这使得在其表面均匀生长极薄的介电薄膜变得困难。标准的沉积技术可能会留下间隙，在界面处产生缺陷，并引入电气失序。这些问题可能会降低载流子迁移率并削弱晶体管性能。全球范围内，研究人员探索了几种可能的解决方案，包括不同的介电材料、分子种子层和沉积氧化物的替代方法。尽管这些方法取得了显著的改善，但同时实现低当量氧化物厚度、强静电控制和高载流子迁移率仍然困难。这一挑战在晶圆级CVD生长的单层MoS2中尤其显著。 建造仅厚几分之一纳米的缓冲层 研究人员并没有改变半导体或栅介质，而是重新设计了连接它们的界面。团队首先将超薄的外延铝层直接放置在单层二硫化钼（MoS2）上。然后，他们小心地氧化铝，生成大约0.42纳米厚的铝氧化物层。之后，他们添加了高κ铪氧化物栅介质。尽管仅厚几分之一纳米，工程化的界面执行了两个重要任务。首先，它创建了一个平滑连续的表面，使铪氧化物能够在MoS2上更均匀地生长。其次，它作为一个原子的缓冲，限制了介电层与半导体之间不必要的电气相互作用。这种保护有助于电子在晶体管通道中有效地继续移动。在这一设计中，界面不再仅仅是将两种材料隔开。它成为晶体管的一个功能部分，并帮助材料更有效地协同工作。 结合薄介电层与强性能 使用新的界面设计，研究人员从CVD生长的单层MoS2中制造了短通道顶栅晶体管。这些器件的当量氧化物厚度约为一纳米。测试显示出较低的...